Poslao: 30 Sep 2010 22:46
|
offline
- andrea86
- Novi MyCity građanin
- Pridružio: 30 Sep 2010
- Poruke: 3
|
Napisano: 30 Sep 2010 19:52
Da li neko zna da mi objasni zbog cega se generisu
nepreklapajuci takt impulsi?
|
|
|
Registruj se da bi učestvovao u diskusiji. Registrovanim korisnicima se NE prikazuju reklame unutar poruka.
|
|
Poslao: 30 Sep 2010 23:31
|
offline
- branko62
- Elitni građanin
- Pridružio: 16 Mar 2008
- Poruke: 1567
- Gde živiš: Novi Sad
|
jel' mozes da stavis u nekom drugom formatu, ne mogu da otvorim docx.
|
|
|
|
Poslao: 01 Okt 2010 07:57
|
offline
- Ričard
- Lavlje srce
- Supermoderator
- Zver!
- Electro maintenance engineer
- Pridružio: 28 Nov 2006
- Poruke: 13744
- Gde živiš: Vršac
|
Sadržaj dokumenta:
|
|
|
|
Poslao: 01 Okt 2010 08:42
|
offline
- branko62
- Elitni građanin
- Pridružio: 16 Mar 2008
- Poruke: 1567
- Gde živiš: Novi Sad
|
Prva dva NI kola cine bistabil (oni sa 2 ulaza). Kada bi izlaz jednog bio direktno vezan na ulaz onog drugog doslo bi do preklapanja. Recimo dovedemo na CLK logicku "1". Izlaz prvog NI kola pocne da pada ka "0". Kad napon padne ispod nivoa koje drugo kolo detektuje kao "1", a jos uvek nije 0V, drugo kolo bi vec pocelo da dize svoj izlaz ka "1" i tu bi doslo do malog preklapanja. U ovom slucaju, drugo kolo mora da saceka da signal stigne kroz dva gornja invertora da bi pocelo sa prelaskom na "1" i tu dolazi do tog razmaka izmedju impulsa.
|
|
|
|
|
Poslao: 01 Okt 2010 21:15
|
offline
- branko62
- Elitni građanin
- Pridružio: 16 Mar 2008
- Poruke: 1567
- Gde živiš: Novi Sad
|
Zavisi kako je u pspiceu definisano logicko kolo, kolika mu je brzina porasta signala, na koji napon reaguje. Mozda je sve idealizovano...
Ja imam LTspice i na zalost u njemu nemam definisana ova kola pa ne mogu da isprobam.
Nemam nista od literature.
|
|
|
|
Poslao: 01 Okt 2010 21:32
|
offline
- bobby
- Administrator
- Pridružio: 04 Sep 2003
- Poruke: 24135
- Gde živiš: Wien
|
Svako kolo ima svoje kasnjenje, te je normalno da se ne preklapaju.
U vreme kada sam ja isao u skolu, tipicno kasnjenje za CMOS kola proizvedena u EI Nis je bilo 9nS. Pretpostavljam da je to kasnjenje sada mnogo manje sa aktuelnim kolima, ali ipak postoji.
Evo malo teorije:
http://en.wikipedia.org/wiki/Logical_effort
|
|
|
|
Poslao: 03 Okt 2010 13:43
|
offline
- andrea86
- Novi MyCity građanin
- Pridružio: 30 Sep 2010
- Poruke: 3
|
Da ne znas slucajno zbog cega se koriste 3 invertora kod ove realizacije generatora nepreklapajucih takt impulsa sa NI kolima,a kod realizacije sa NILI kolima koriste se samo 2 invertora?
|
|
|
|
Poslao: 03 Okt 2010 19:32
|
offline
- branko62
- Elitni građanin
- Pridružio: 16 Mar 2008
- Poruke: 1567
- Gde živiš: Novi Sad
|
I sa ni kolima se sa dva invertora dobiju nepreklapajuci, onaj poslednji u nizu je samo odvojni obrtac faze, neucestvuje u stvaranju razmaka izmedju impulsa.
|
|
|
|